17 feb. 1999
1 minuut
Imec en Cadence Design Systems hebben een nieuwe technologie geïntroduceerd voor het geautomatiseerd testen van 3D stack-IC’s. Zulke IC’s worden in toenemende mate gebruikt om de cicruitdichtheid te vegroten en om betere prestaties te krijgen bij een lagere dissipatie.
Imec en Cadence zorgen voor de technologie voor design for test (DFT) en automatic test pattern generation (ATPG), die het makkelijker maakt om 3D IC’s met TSV-functionsliteit (through-silicon via) te testen en ervoor te zorgen naar het gestapelde systeem naar behoren werkt.
Met inzichten die zijn verkregen bij een uitgebreid onderzoekprogramma met betrekking tot ontwerp en technologie van 3D IC’s met TSV’s, kon Imec de DFT-architectuur voor conventionele 2D chips uitbreiden met nieuwe, gepatenteerde mogelijkheden. Daarmee kunnen 3D chips worden getest vóór, gedurende en na het stapelen, en vervolgens ook na het onderbrengen in een behuizing.
"Deze nieuwe DFT-oplossing is het jongste voorbeeld van onze bijdrage aan het groeiend gebruik van 3D IC’s," zegt Brion Keller, senior architect bij Cadence. "Wij hebben er de afgelopen twee jaar al verschillende produccten voor aangeboden. Samenwerking is daarbij essentieel en dit initiatief met Imec demonstreert dat duidelijk."
"Met 3D-IC en TSV technologie kunnen elektronicabedrijven een nieuwe generatie superchips bouwen", vindt Erik Jan Marinissen, onderzoeker bij Imec. "Door onze samenwerking leveren wij een bijdrage aan foutloze productie van TSV’s. Dat reduceert het risico en leidt tot economische productie van zulke chips".
Anderen lazen ook
